Hi there 👋 I'm Shy · 你好，我是 Shy

Student learning FPGA & IC design · 学生，正在学习 FPGA 与集成电路设计

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关于我

• 🔭 当前：个人项目与课程设计
• 🌱 学习方向：FPGA、Verilog/SystemVerilog、时序约束、仿真与综合
• 🎯 项目经历：软硬件协同系统设计、AI加速器设计、数字逻辑设计
• 🎓 教育：2023 年 9 月至今，安徽大学 — 集成电路设计与集成系统专业 本科

技能栈

• HDL：Verilog、SystemVerilog（基础）
• 工具：VCS、Verdi、Vivado、ModelSim、Quartus II
• 语言：C/C++
• 版本控制：Git / GitHub

联系方式

• 📫 GitHub Issues / Discussions：欢迎交流与提问
• 📧 邮箱（隐私保护）：shy_sun_heyang@163.com

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About Me

• 🔭 Current: personal projects and course work
• 🌱 Learning: FPGA, Verilog/SystemVerilog, timing constraints, simulation & synthesis
• 🎯 Project Experience: HW/SW co-design, AI accelerator design, digital logic design
• 🎓 Education: Sep 2023 – present, Anhui University — IC Design & Integrated Systems, Undergraduate

Skills

• HDL: Verilog, SystemVerilog (basic)
• Tools: VCS, Verdi, Vivado, ModelSim, Quartus II
• Languages: C/C++
• Version Control: Git / GitHub

Contact

• 📫 GitHub Issues / Discussions: happy to connect and help
• 📧 Email: shy_sun_heyang@163.com

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